Se trata de un procesador de 50 núcleos x86 instalados en un mismo chip fabricado con tecnología de 22 nanómetros. Su tamaño es menor que el de una estampilla postal. Anteriormente, Intel había creado otro chip experimental de 48 cores, pero se trataba de un diseño basado en anteriores versiones x86 y de baja capacidad en cuanto a paralelismo.
El procesador de 48 núcleos, también sobre un mismo chip, se dirigía a escenarios cloud computing y virtualización con actividad masiva. Knight´s Corner es un proyecto que recuerda a Larrabee, el abandonado intento de Intel por crear un procesador gráfico (GPU). Intel dejó a Larrabee de lado como proyecto gráfico, pero piensa reutilizar su desarrollo en una plataforma de computación de alta performance.
Intel también trabaja en el diseño y kits de desarrollo de softwre con otro proyecto, Knight´s Ferry, que estará disponible para un grupo selecto de desarrolladores. Knight´s Ferry se ve como una tarjeta gráfica high-end y se conecta en una PC, pero tiene 32 cores que funcionan a 1.2GHz y pueden procesar hasta 128 threads simultáneos. En la segunda mitad de este año, Intel comenzará a entregar a los desarrolladores herramientas para trabajar con la arquitectura MIC.
Ya se ha comenzado a experimentar y en el laboratorio abierto CERN se migró un complejo benchmark de paralelismo C++ a la plataforma MIC de desarrollo de software de Intel. Recordemos que la mayoría de los players del mercado del software todavía está intentando aprovechar la potencia de los procesadores quad-core, por lo que cabe tener en cuenta que Knight´s Corner es un proyecto dirigido al paralelismo masivo que requieren sólo algunas grandes aplicaciones.
Esas aplicaciones existen desde hace años y muchas han sido realizadas para funcionar con cientos de procesadores. Esta clase de desarrollo llevará a un mejor aprovechamiento, por ejemplo, respecto a servidores de seis procesadores Xeon 7500 de ocho cores.
Su performance por watt será más alta. Las herramientas de desarrollo permitirán usar algoritmos muy ajustados cuya performance no podrá ser imitada por múltiples chips físicos que tienen que comunicarse mediante sus buses de I/O. Para algunos algoritmos, si se puede tener los datos adecuados en el caché al mismo tiempo y hacer que 50 cores compartan esos datos, se logra una performance inalcanzable por los chips multi-core.
Fuente:
Revista Datamation
www.datamation.com.ar
Imagen:
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